如何降低外置電源的能量消耗
節能設計正在席卷整個電子行業。電子設備的普遍運用對電網的壓力越來越大，因此節能就顯得非常有必要了。
政府機構和公用事業公司提出了一系列的法規和措施，來鼓舞工程師開發效率更高的產品，特別是在運用外置電源的時分。要滿足這些法規，半導體公司將發揮關鍵作用，它們不時推出可降低待機功耗、進步效率的產品來抵達法規的懇求。
運用外置電源的產品非常普遍，如筆記本電腦、打印機、調制解調器、電池充電器等。固然這些產品的單個功耗不大，但其數量龐大、運用頻繁，效 率每進步一個百分點所節約的能源也是非常可觀的。據美國環境維護署的能源之星計劃預算，進步這些產品的電源效率每年可節能3200萬千瓦時。
能源之星計劃始于20世紀90年代，其目的是經過進步消費類電子產品在關閉或待機時的效率來節能。該計劃在2001年中止了擴展，提出了1W議案，懇求一些家電和消費類電子產品在接到交流市電并待機時的功耗小于1W。
要抵達能源之星的標準，一個產品必需滿足在“開啟”或工作方式，以及“關閉”或無負載(電源曾經接到交流市電，但未銜接設備)兩種狀態下的效率標準。這些標準請參見表1和表2。
表1公式中的Ln指的是自然對數。能源之星對外置電源的測試方法會在工作方式丈量在輸出標稱電流的100%、75%、50%、25%時的效率，然后計算四種狀態下的測試平均值，在此基礎上，再應用表1的公式肯定最小的平均效率。
往常曾經有一些具有本錢效益的成熟方案可滿足上述懇求。僅僅在幾年前，笨重的60Hz變壓器、線性穩壓器還被以為是容易設計且性價比高的方 案。但是，這種設計不能滿足新的標準。大多數外置電源都采用了開關方式來進步效率。出于對外置電源模塊功率級別的思索，人們通常選用反激式轉換器這種拓 撲，這種拓樸可以運用集成的功率開關，如FAIRCHILD POWER Switch(FPS)，見圖1。
圖1 普通的反激式轉換器可以運用集成開關
高電壓FET與控制器封裝在一同，從而減少了器件數量、本錢和電路板面積。運用固定頻率反激式轉換器，可以將運用60Hz變壓器的外置電源的效率，從45%～59%進步到75%～85%，而且還有進一步進步效率的辦法。
例如，采用準諧振技術可以減少主開關FET中的開關損耗，可以將效率進步最多5%，為更好天文解這一點，可以回想一下硬開關轉換器的工作過程，參見圖2
圖2 硬開關轉換器的MOSFET波形
當FET關斷時，包括FET的Coss等在內的寄生電容、變壓器電容、反射回來的二極管電容將會充電。當FET重新回到導通狀態時，這些寄生電容又會對FET放電，由此招致的很大的峰值電流是開關損耗的主要緣由。
但是，在準諧振轉換器中，控制器會檢測FET的源漏極間的電壓，控制器僅在源漏極間的電壓最小時的第一個波谷處使FET導通，開關頻率與振蕩器無關，而是取決于主電感、電容、輸入電壓和輸出功率。圖3顯現了這種方式的工作原理。
圖3 源漏極間的電壓最小時的電壓波形
準諧振開關方式大大削減了電流尖峰，從而也就減小了開關損耗和EMI。采用這種設計，可以完成零電壓、高效率，并減小開關FET上的應力。
幾種辦法可以進步待機方式的效率，這些方法通常都采用降低開關頻率的技術，由于在待機狀態下，開關損耗占了總損耗的大部分，并且與頻率直接相關。
假設反激式電源工作在非連續方式下，輸出二極管的開關損耗會很低，由于在電壓翻轉之前，流過二極管的電流為零。初級側FET的開關損耗可以用式(1)來近似計算，其中VDS是漏源電壓，fSW是開關頻率，IDSpk是峰值耗盡電流，tSWon和tSWoff)是轉換時間。
PSWfet=1/2VDSIDSpk fSW(tSWon=tSWoff) (1)
為改善待機效率，FPS運用了突發方式來降低待機時的頻率，參見圖4。
圖4 準諧振轉換器的突發方式減少了對電源的運用
當產品的負載進一步減小，反響電壓Vfb也會減小。當反響電壓低于500mV時，器件會自動進入突發方式。
主器件仍然會繼續工作，但內部的電流限值將會降低，以限值變壓器中的磁通密度。當反響電壓繼續降低時，器件仍將繼續開和關。
當反響電壓降低到350mV時，器件將中止開關，電源的輸出電壓將根據負載電流的大小，成比例地降低，從而使反響電壓升高。
當Vfb抵達500mV時，器件將重新中止開關，重復上面的過程。這種突發方式的好處是可以大幅降低在待機方式下糜費的功率。例如，在驅動0.3W負載時，飛兆公司的FSDH321僅從市電網吸收0.65W的功率。
降低待機方式和活動方式的另一種辦法是減小消耗在啟動電阻上的功率，由于除非采用昂貴的切斷電路，在將電源接到交流市電時會用到啟動電阻。 大多數FPS器件的內部有一個高壓電流源，因此不需求啟動電阻。在系統啟動之后，電流源與高壓直流部分的銜接會被切斷，從而節約更多的能源。
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